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可重构专用数字信号处理技术研究

2007年

应用技术

中期阶段

成果简介

该项目设计了一种高性能可重构专用数字信号处理器，处理器内部含有多达160个浮点乘法累加器。处理器在一定程度上结合了通用DSP灵活性的优点，采用了独有的64bit功能控制字对处理器进行配置，以满足不同的应用需求。处理器同时包含1M位SRAM，器件规模达410万门，采用0.18um CMOS工艺，可广泛用于38所的各型号雷达整机产品中。...

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